고급 재료 및 프로세스 전자 시스템 고장 분석을위한 어려운 과제 제기

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오늘날의 전자 시스템이 계속 소형화되고 복잡해지고 보편화됨에 따라 고장은 값 비싼 가동 중지 시간, 제품 지연 및 회수 및 명성 훼손을 유발할 수 있습니다. 손상을 찾아 내기 전에 결함을 찾고 수정하는 것이 중요하지만 첨단 소재와 공정을 사용하여 디바이스를 제작할 때 어려움이 커지게됩니다. 해결책은 전자 시스템에 대한 포괄적 인 다 분야 접근법을 채택하는 것입니다 고장 분석. 또한 철저한 테스트와 최신 집속 된 이온 빔의 사용과 함께 많은 실패를 피할 수 있습니다 (FIB) 회로 편집 기술 값 비싸고 시간 소모적 인 전체 마스크 스핀을 수행하지 않고도 설계 수정을 신속하고 저렴하게 디버그 및 검증하거나 IC의 설계 최적화 기회를 탐색 할 수 있습니다.

시스템의 복잡성은 성장과 발전을 계속합니다

시스템은 보드, 다이, IC 및 패키지와 같은 모든 수준에서 더욱 복잡해지고 있습니다. 오늘날의 장치는 수십억 개의 트랜지스터를 포함 할 수 있으며 이전에 분리 된 다양한 구성 요소와 독립 시스템을 통합 할 수 있습니다. FinFET, 금속 게이트, low-k dialetric 및 기타 고급 프로세스 노드의 등장으로 장치는 점점 더 작아지고 있습니다. SIP, MCM, SiSub, 스택 다이, TSV 및 Cu 와이어를 포함한 옵션으로 패키징 복잡성도 증가하고 있습니다. 또한 오늘날의 장치는 점점 더 다층 금속 스택을 특징으로하며 플립 칩 및 기타 고급 칩 스케일 폼 팩터로 생산됩니다. 한편, 고급 패키지 및 보드와 관련된 재료, 코팅 및 몰딩 컴파운드도 점점 더 복잡해지고 있습니다. 전력 분야에서 많은 장치가 실리콘 카바이드 (SiC), 질화 갈륨 (GaN) 및 기타 넓은 밴드 갭 재료로 이동하여 설계 및 성격 묘사, 공정 모니터링 및 신뢰성.

장애 분석 문제를 더욱 어렵게 만들기 위해 많은 장애가 간헐적으로 발생합니다. 시스템 도전 과제는 산업 및 응용 분야에 따라 크게 다르며 설계의 각 기능 요소는 장애의 근본 원인 및 메커니즘을 이해하기 위해 전문화 된 도메인 지식을 요구하는 경우가 많습니다. 네트워킹 및 자동차 시스템은 오늘날의 장애 분석 문제의 폭과 깊이를 보여주는 좋은 예입니다. 네트워킹 시스템은 다양한 유형의 RF, 전원 공급 장치, 고속 디지털 및 저장 매체를 포함 할 수있는 복잡한 IC 및 SoC를 포함하여 수천 개의 구성 요소를 포함하는 여러 보드에 걸쳐있을 수 있습니다. 오늘날의 자동차는 백업 카메라에서부터 차선 변경 경고 시스템에 이르기까지 100 전자 제어 장치 (ECU) 이상을 포함하여 복잡하게 복잡해졌으며 내일의 보조 주행 및 센서 유도 자동 파일럿 시스템에는 12 개의 초음파 탐지기 및 다중 카메라 및 레이더 센서가 있습니다. 장애는 독립 실행 형 시스템과 여러 상호 연관된 시스템의 복잡한 체인 어디에서나 발생할 수 있습니다. 한편 위조품은 자동차 공급망에 진입하여 추가 위험을 유발하고 선별 검사 및 분석의 필요성을 강조하고 다양한 유형의 검증 및 신뢰성 테스트에 대한 인증 테스트를 수행 할 수 있습니다.

실패 분석 : DEFENSE의 첫 번째 라인

이상적인 고장 분석 접근법은 근본 원인 식별을 최적화하고 관련 고장 메커니즘을 결정하고 장래의 고장을 방지하는 방법에 대한 전기적 및 물리적 분석을 포괄해야합니다. IC 트랜지스터 레벨에서 발생하는 전자, 재료 및 고장 메커니즘을 포함하여 전체 시스템에 초점을 맞추어야합니다 (그림 1 참조).

EAG Laboratories의 전자 시스템 고장 분석, 흐름도는 가능한 근본 원인과 고장 메커니즘을 보여줍니다.

그림 1 다단계 고장 분석은 가능한 근본 원인과 고장 메커니즘의 전체 연속체에 걸쳐 확장되어야합니다.

효과적인 고장 분석을 위해서는 고도로 숙련되고 잘 훈련 된 엔지니어 및 구성 요소에서 시스템 수준까지 확장 된 전문 지식을 갖춘 기술자가 필요하며 포괄적 인 실험 장비를 처분해야합니다. 고장 분석 서비스 제공 업체는 대규모 프로젝트의 병렬 처리를 수행 할 수 있어야하며 클라이언트 요구 사항에 따라 서비스를 확장 할 수 있어야합니다. 기타 핵심 요소로는 시스템 이중화 및 구성 요소 수준의 분석을 가능하게하는 고급 고해상도 현미경 이미징 시스템과 같은 특수 장비가 있습니다. 고장 특성 분석을 처리하기 위해 실험실에는 X 선, 열 맵핑, 곡선 추적, 시간 영역 반사 측정 및 기능 테스트 장비와 같은 기본 기능뿐만 아니라 실시간, 로딩, 비접촉 신호 파형 수집. 28nm 아래의 고급 노드에서는 나노 프로빙 (nano-probing)과보다 정교한 장비가 필요할 수도 있기 때문에 필요에 따라 장애를 단일 트랜지스터로 국한시킬 수 있습니다.

때로는 다양한 분광학 기법 (EDS, Raman) 또는 X- 레이 (회절, 반사율형광) 또한 재료 문제를 특성화하는 데 유용 할 수 있습니다.

또한 전기적 고장 신호의 정의부터 시작하여 고장 메커니즘 식별 및 문제 해결을 통해 포괄적 인 방법론 및 작업 흐름 (그림 2 참조)이 중요합니다. 복잡하고 상호 의존적 인 여러 구성 요소 및 기능을 처리하기 위해 프로세스에는 데이터 및 점진적 연구 결과를 기반으로 분석 방식을 체계적으로 정교하게 정리해야합니다. 이 접근법은 일반적으로 가설을 수립하고 검증하거나 거부하기 위해 노력합니다. 주어진 실패를 복제 및 / 또는 모델링하기 위해 다양한 실험이 필요할 수도 있습니다.

EAG Laboratories의 전자 시스템 고장 분석 방법론 작업 흐름

그림 2 시스템 수준의 오류 분석 방법론 및 작업 흐름

뿐만 아니라 실패 분석 방법을 사용자 정의하는 것이 종종 중요합니다. 각각의 상황은 해결해야 할 고유 한 특성과 쟁점을 가지고있어서 "모든 것이 맞는 것"이라는 가능성을 제거합니다. 각각의 상황은 사용자 정의 된 워크 플로우를 개발할 수 있도록 올바른 질문을 시작하는 체계적인 접근 방식이 필요합니다.

완벽한 테스트와 FIB 회로 편집 사용으로 오류가 발생하기 전에 IC 오류를 예방하십시오.

실패를 줄이기위한 또 다른 전략은 IC의 철저한 테스트와 개발 프로세스 중 FIB 회로 편집의 후속 사용, 특히 이전 설계 작업을 기반으로 미래의 문제를 예측하는 것이 불가능하지는 않더라도 어렵지 않은 고급 프로세스 노드에서하는 것입니다 . 전기적 특성, 기능 테스트 및 신뢰성 자격 제품이 생산 단계로 출시되기 전에 많은 문제를 발견하는 데 도움이 될 수 있습니다. 일단 문제가 확인되면, FIB 회로 편집은 진행중인 설계에 대한 디버깅 및 검증 과정에서, 또는 전체 마스크 스핀의 고비용 및 오랜 시간표를 잡기 전에 설계 최적화 변경 사항을 탐색하는 과정에서 사용될 수 있습니다.

높은 마스크 비용과 버그 발견 및 수정과 관련된 어려움으로 인해 고급 프로세스 노드에서 성공의 장벽이 훨씬 커질 수 있습니다. 초기 설계 작업에서 얻은 경험을 토대로이 노드에서 문제를 예측하는 것은 매우 어려울 수 있습니다. 오늘날의 20-nm 공정 노드에서 제조 된 디바이스는 일반적으로 리소그래피에서 사용되는 레이저 광 파장보다 10 배 작은 피처 크기를 갖습니다. 이러한 첨단 노드에서 프리 실리콘 테스트는 더 어려워지고 시뮬레이션은 훨씬 오래 걸리고 많은 디자인을 완전히 검증하는 것은 불가능합니다. 훨씬 더 문제는 시뮬레이션 모델에 결함이있을 수 있으며 패키징으로 쉽게 스트레스를받을 수있는 매우 복잡한 디자인입니다.

새로운 기술 노드가있을 때마다 설계 및 통합의 복잡성이 커집니다. 다양한 패터닝 및 레이아웃 종속 효과 (LDE)에서 로컬 상호 연결 레이어 사용에 이르기까지 다양한 문제가 있습니다. 서버 신호 및 전력 전자 마이그레이션은 또한 어려움을 야기 할 수 있습니다. 금속 피치가 작을수록 효과 및 신호 무결성 문제가 더 커질 수 있습니다. 더 높은 와이어 및 비아 저항은 더욱 진보되고 다양한 와이어 사이징 및 테이퍼링 기술을 필요로합니다. 또한 추출, 타이밍, 신호 무결성 분석 및 모델링과 관련된 문제가 있으며 성능을 위태롭게하지 않으면 서 정확성을 보장하기 위해 다양한 변형 문제를 설명해야합니다. 또한 20 nm의 리소그래피 한계는 흔히 사인 오프 (signoff)를 달성하기 위해 중요한 수정 작업의 필요성을 야기합니다. 마지막으로, 이러한 모든 문제가 상호 작용할 때마다 다양한 칩 및 IP (지적 재산권) 통합 문제, 패키징 문제 및 추가 복잡성이 있습니다.

이러한 문제 중 일부를 해결하기 위해 EDA 툴 제공 업체는 이미 어려운 흐름에 대한 설계 흐름 및 기타 솔루션과 관련된 조언을 제공하고 있습니다. 그러나 이러한 설계 흐름 수정 이외에도 개발자는 디버그 중에 프로토 타입 단계에서 FIB 회로 편집을 적용 할 수 있습니다. 동일한 기술을 사용하여 설계 최적화 기회를 탐색 할 수 있으므로 개발자는 전체 마스크 스핀의 높은 비용 또는 긴 시간표를 작성하기 전에 실제 프로토 타입을 빠르고 저렴하게 작성, 테스트 및 검증 할 수 있습니다. 마스크 편집을 안내하기 위해 FIB 편집 장치 프로토 타입을 한 번에 사용할 수 있으므로 시행 착오를 거친 마스크 버전을 대체 할 수 있습니다.

오늘날의 솔루션을 사용하면 28 nm 및 다중 레이어 메탈 스택을 특징으로하는 소형 기술 노드로 제작 된 회로를 편집 할 수 있으며 플립 칩 및 기타 고급 칩 스케일 폼 팩터를 차지할 수 있습니다. 편집을 수행하기 위해 나노 스케일 해상도의 갈륨 (Ga +) 이온 빔이 이미징, 에칭 및 IC의 재료 증착 프로세스에 사용됩니다. 이것은 매우 높은 정밀도로 수행됩니다. 실제 장치 내의 회로를 절단하고 연결하기 위해 재료가 제거되고 증착되며 동일한 프로세스를 사용하여 전기 테스트에 사용되는 프로브 포인트를 만들 수 있습니다 (그림 3 참조). 도구, 방법론 및 기법의 발전으로 빔 가이드가 향상되어 운영자가보다 복잡한 작업을보다 작은 영역에서 장치의 앞면과 앞면 모두에서 수행하고 구리 층을 처리 할 수있게되었습니다.

FIB 회로의 전자 시스템 고장 분석 이미지는 EAG Laboratories에서 연결 및 절단을 편집합니다.

그림 3 여러 개의 프론트 측 FIB 회로가 연결 및 절단을 편집합니다.

관심 영역을 찾기 위해 FIB 도구는 CAD 네비게이션 시스템에 연결되며 디자이너의 GDS 파일은 일반적으로 정확한 영역으로 이동하는 데 사용됩니다. 이것은 지형지 물 특성을 찾고 올바른 편집이 이루어 지도록하는 매우 정확한 방법을 제공합니다 (그림 4 참조). 성공적인 FIB 회로 편집을위한 가장 중요한 요구 사항 중 하나는 빔을 정확하게 배치하는 것입니다.

EAG Laboratories의 FIB 회로 편집을위한 CAD 레이아웃의 전자 시스템 오류 분석 이미지

그림 4 CAD 레이아웃을 통해 운영자는 FIB 회로 편집을 수행 할 수 있습니다.

테스터의 설계 변경을 확인하고 시스템 보드 레벨에서 변경 사항을 확인하는 것을 포함하여 모든 상용 노드에서 FIB 회로 편집을위한 다양한 가치있는 어플리케이션이 있습니다. 이 프로세스는 IC 설계 프로세스 동안 성공률을 최적화하기 위해 시뮬레이션 단계에서나 디버깅 중에 구현 될 수있다 (그림 3 참조). 일반적인 어플리케이션으로는 프로덕션에서 디바이스 디버깅 및 최적화, 설계 변경 사항의 탐색 및 검증, 값 비싸고 시간 소모적 인 마스크 세트 제작없이 새로운 디바이스 프로토 타이핑 등이 있습니다. FIB 회로 편집은 내부 테스트, 검증 및 자격 팀 및 심지어 고객에게 샘플을 제공하기 위해 소수 또는 수십 개의 디바이스로 수정을 확장하는 데 사용될 수 있습니다. 마지막으로, FIB 회로 편집을 통해 시장 진입 시간을 단축하고 고객을 생산에 투입하고 명성이나 최하 페널티를 상실하거나 잠재적 경쟁자가 발을 들지 못하도록 막을 수 있습니다.

EAG Laboratories의 전자 시스템 오류 분석을위한 FIB 회로 편집을위한 프로세스 흐름

그림 5 FIB 회로 편집을위한 프로세스 흐름.

전자 시스템 고장은 식별, 진단 및 해결하는 것이 점점 더 어려워지고 비용이 많이 듭니다. 스테이크는 문제가 발생하기 전에 신속하게 찾아서 고치기 위해 더 높은 적이 없습니다. 이를 위해서는 포괄적이고 종합적인 전자 시스템 고장 분석 방법론과 워크 플로우가 필요합니다.이 방법론은 구성 요소에서 시스템 수준까지 확장되며 전문 지식과 장비가 뒷받침합니다. 한편, IC 설계 검증 및 검증과 관련된 과제는 나노 스케일 구조가 아래로 이동함에 따라 계속해서 강화되고 있습니다. 전반적인 고장 분석 및 해결 방법에 FIB 회로 편집을 추가하면 디버그 및 유효성 검사를 향상시키고 전체 마스크 스핀을 수행하지 않고도 설계 최적화 기회를보다 쉽게 ​​탐색 할 수 있으므로 설계 성공률을 높이고 장애가 발생하기 전에 우선 순위를 높일 수 있습니다.

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