래치 업 테스트
래치 업 테스트는 ESD 테스트와 동일한 자동화 테스터에서 수행되지만 테스트는 크게 다릅니다. ESD 테스트는 편향된 상태에서 수행되지 않습니다. 래치 업 테스트는 DUT에 전원이 공급 된 상태에서 수행되며 부품에 신호가 적용되어 안정된 저 전류 구성으로 배치됩니다. 특수 ESD / LU 워크 시트는 Thermo Scientific Mk2 또는 Mk4와 같은 자동화 된 테스터를 설정하는 데 사용됩니다. 각 테스터 채널은 전원 공급 장치, 신호 핀 또는 벡터화 된 핀으로 프로그래밍 할 수있는 고유 한 기능을 갖추고 있습니다.
IC 래치 업 테스트의 목표는 스트레스 펄스가 CMOS 또는 Bi-CMOS 공정 기술 내에서 기생 트랜지스터 구조를 활성화하는 잠재적 인 래치 업 이벤트를 트리거 및 모니터링하는 것이다. 래치 업 테스트는 기본적으로 칩의 물리적 레이아웃, 회로 블록이 서로에 대해 어떻게 위치하는지, 반도체 재료의 물리적 요소에서 예상치 못한 충전이 어떻게 제거되는지에 관한 것입니다.
래치 업 테스트는 JEDEC 래치 업 스펙의 현재 개정판에 따라 수행되지만 테스트는 JESD78의 이전 개정판에 따라 수행 될 수도 있습니다. 테스트는 고객이 지정한 주위 온도 (25 ° C에서 125 ° C)에서 수행 할 수 있습니다. 변수가 너무 많기 때문에 작업 명세서, 작동 테스트를 작성하는 데 예상되는 엔지니어링 시간, 테스트를 수행하는 기계 시간 및 고객이 요청한보고에 따라 래치 - 업 테스트가 사례별로 기초로 인용됩니다.
적용 가능한 LU 스펙
- JEDEC : JESD78E
- 자동차 전자 협회 : AEC-Q100-004 (JESD78E 기준)
전송 라인 펄스 (TLP) 테스트
전송 라인 펄스 테스트 또는 TLP 테스트는 정전기 방전 (ESD) 보호 구조의 반도체 특성화를위한 방법입니다. 전송 라인 펄스 테스트에서 높은 전류 펄스는 지정된 길이의 동축 케이블을 통해 연속적으로 더 높은 레벨에서 테스트 대상 핀 (PUT)에 적용됩니다. 적용된 펄스는 인체 모델 (HBM) ESD / LU 워크 시트 요청 이벤트 (또는 VF-TLP의 경우 충전 된 장치 모델 – CDM – 이벤트)를 나타내는 현재 진폭 및 지속 시간입니다. 입사 및 반사 펄스가 평가되고 적용된 TLP 스트레스에 대한 ESD 보호 구조의 응답을 설명하는 전압-전류 (VI) 곡선이 개발됩니다. 전송 라인 펄스 테스트는 전류 펄스가 암페어 수준 일 수 있고 TLP 테스트 결과가 ESD 보호 구조의 턴온, 스냅 백 및 홀드 특성을 보여줄 수 있기 때문에 고유합니다.
전송 라인 펄스 테스트는 두 가지 매우 중요한 방법으로 유용합니다. 우선, TLP는 새로운 공정 기술 및 IP (Intellectual Property)를위한 테스트 칩상의 입 / 출력 (I / O) 패드 셀을 특성화하는 데 사용될 수 있습니다. TLP는 시뮬레이션 매개 변수를 개발하고 혁신적인 패드 셀 설계에 대해 서로 다른 ESD 보호 체계의 상대적 장점을 정 성적으로 비교하는 데 매우 유용합니다. 둘째, TLP는 전기적 결함 분석 도구로 사용될 수 있으며, 종종 기존의 표준 기반 구성 요소 ESD 테스트와 함께 사용됩니다.
TLP 테스트는 ESDA TLP 테스트 방법 인 ESDA SP5.5-2003에 따라 수행됩니다. TLP는 요청 된 작업의 범위에 따라 사례별로 인용됩니다. 테스트를 수행하기 위해 예상되는 엔지니어링 시간 및 고객 요청보고.
적용 가능한 TLP 사양