ESD & Latch-up Testing

EAG Laboratories는 ESD 테스트(정전기 방전) 및 래치업 테스트의 업계 리더입니다. 고도로 숙련된 엔지니어링 팀은 최신 반도체 기술, 회로 설계 및 장치 물리학에 대한 업계 최고의 지식과 수년간의 실제 경험을 사용하여 고객의 ESD 및 래치업 결과를 최적화합니다. EAG를 선택하면 ESD 테스트 및 래치업 테스트 분야에서 인정받는 전문가와 함께 작업하게 됩니다. 우리는 테스트 데이터의 기술적 해석 및 결과의 정확한 평가와 함께 최신 테스트 방법론을 고객에게 제공하기 위해 최선을 다하고 있습니다. 또한 EAG의 ITAR 준수 테스트 연구소는 항공 우주 및 국방 고객을 보호합니다.

우리의 사내 PCB 팀은 또한 신속하게 결과를 도출하는 데 도움이 되도록 맞춤형 ESD 고정 장치를 신속하게 생성할 수 있습니다. 또한 EAG의 ESD 팀은 고객에게 세계적인 수준의 액세스를 제공하는 훨씬 더 큰 서비스 조직의 일부입니다. 고장 분석, 환경/신뢰성 테스트, FIB 회로 편집, 전자 현미경ATE 테스트 서비스.

9001대의 Thermo Fisher Scientific Orion CDM 기계를 사용할 수 있는 EAG Laboratories는 충전 장치 모델 테스트를 위한 가장 많은 용량과 최신 장비를 보유하고 있습니다. 우리의 ISO 2015:XNUMX 인증 풀 서비스 연구소는 또한 ESD 실패의 근본 원인을 파악하기 위해 실패 분석, 고급 현미경 검사 및 재료 테스트를 제공합니다.

 

 

HBM, MM 및 CDM 테스트

적용 가능한 HBM 규격

  • JEDEC : JS-001-2017 및 JESD22-A114 (JS-001-2017 (으)로 대체)
  • 국방부 : MIL-STD-883, 방법 3015.7
  • Automotive Electronics Council : AEC-Q100-002 및 AEC-Q101-001 (JS-001-2017 기준)
  • ESD 협회 : ESD STM 5.1-1998 (JS-001-2017에 의해 대체 됨)

적용 가능한 CDM 사양

  • JEDEC : JS-002-2018 및 JESD22-C101 (JS-002-2018 (으)로 대체)
  • Automotive Electronics Council : AEC-Q100-011 및 AEC-Q101-005 (JS-002-2018 기준)
  • ESD 협회 : ESDA STM 5.3.1-1999 (JS-002-2018에 의해 대체 됨)

적용 가능한 MM 사양

  • JEDEC : JESD22-A115 (JEDEC에서 폐기되었지만 계속 사용 가능)
  • Automotive Electronics Council : AEC-Q100-003 및 AEC-Q101-002 (AEC에서 폐기되었지만 계속 사용 가능)
  • ESD 협회 : ESD STM 5.2-1999 (ESDA에서 폐기되었지만 계속 사용 가능)
래치 업 테스트

래치 업 테스트는 ESD 테스트와 동일한 자동화 테스터에서 수행되지만 테스트는 크게 다릅니다. ESD 테스트는 편향된 상태에서 수행되지 않습니다. 래치 업 테스트는 DUT에 전원이 공급 된 상태에서 수행되며 부품에 신호가 적용되어 안정된 저 전류 구성으로 배치됩니다. 특수 ESD / LU 워크 시트는 Thermo Scientific Mk2 또는 Mk4와 같은 자동화 된 테스터를 설정하는 데 사용됩니다. 각 테스터 채널은 전원 공급 장치, 신호 핀 또는 벡터화 된 핀으로 프로그래밍 할 수있는 고유 한 기능을 갖추고 있습니다.

IC 래치 업 테스트의 목표는 스트레스 펄스가 CMOS 또는 Bi-CMOS 공정 기술 내에서 기생 트랜지스터 구조를 활성화하는 잠재적 인 래치 업 이벤트를 트리거 및 모니터링하는 것이다. 래치 업 테스트는 기본적으로 칩의 물리적 레이아웃, 회로 블록이 서로에 대해 어떻게 위치하는지, 반도체 재료의 물리적 요소에서 예상치 못한 충전이 어떻게 제거되는지에 관한 것입니다.

래치 업 테스트는 JEDEC 래치 업 스펙의 현재 개정판에 따라 수행되지만 테스트는 JESD78의 이전 개정판에 따라 수행 될 수도 있습니다. 테스트는 고객이 지정한 주위 온도 (25 ° C에서 125 ° C)에서 수행 할 수 있습니다. 변수가 너무 많기 때문에 작업 명세서, 작동 테스트를 작성하는 데 예상되는 엔지니어링 시간, 테스트를 수행하는 기계 시간 및 고객이 요청한보고에 따라 래치 - 업 테스트가 사례별로 기초로 인용됩니다.

적용 가능한 LU 스펙

  • JEDEC : JESD78E
  • 자동차 전자 협회 : AEC-Q100-004 (JESD78E 기준)
전송 라인 펄스 (TLP) 테스트

전송 라인 펄스 테스트 또는 TLP 테스트는 정전기 방전 (ESD) 보호 구조의 반도체 특성화를위한 방법입니다. 전송 라인 펄스 테스트에서 높은 전류 펄스는 지정된 길이의 동축 케이블을 통해 연속적으로 더 높은 레벨에서 테스트 대상 핀 (PUT)에 적용됩니다. 적용된 펄스는 인체 모델 (HBM) ESD / LU 워크 시트 요청 이벤트 (또는 VF-TLP의 경우 충전 된 장치 모델 – CDM – 이벤트)를 나타내는 현재 진폭 및 지속 시간입니다. 입사 및 반사 펄스가 평가되고 적용된 TLP 스트레스에 대한 ESD 보호 구조의 응답을 설명하는 전압-전류 (VI) 곡선이 개발됩니다. 전송 라인 펄스 테스트는 전류 펄스가 암페어 수준 일 수 있고 TLP 테스트 결과가 ESD 보호 구조의 턴온, 스냅 백 및 홀드 특성을 보여줄 수 있기 때문에 고유합니다.

전송 라인 펄스 테스트는 두 가지 매우 중요한 방법으로 유용합니다. 우선, TLP는 새로운 공정 기술 및 IP (Intellectual Property)를위한 테스트 칩상의 입 / 출력 (I / O) 패드 셀을 특성화하는 데 사용될 수 있습니다. TLP는 시뮬레이션 매개 변수를 개발하고 혁신적인 패드 셀 설계에 대해 서로 다른 ESD 보호 체계의 상대적 장점을 정 성적으로 비교하는 데 매우 유용합니다. 둘째, TLP는 전기적 결함 분석 도구로 사용될 수 있으며, 종종 기존의 표준 기반 구성 요소 ESD 테스트와 함께 사용됩니다.

TLP 테스트는 ESDA TLP 테스트 방법 인 ESDA SP5.5-2003에 따라 수행됩니다. TLP는 요청 된 작업의 범위에 따라 사례별로 인용됩니다. 테스트를 수행하기 위해 예상되는 엔지니어링 시간 및 고객 요청보고.

적용 가능한 TLP 사양

  • ESDA SP5.5-2003 (ESD 협회)

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